政府計畫（GRB），建議「依年度遞減排序」，以查看最新的研究方向。
| 畢業學年度 | 論文標題 | 連結 | 學位 | 畢業時長(years) |
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| 關鍵字 | ||||
| 112 | 針對芯粒電... 針對芯粒電路中週期基礎連接線使用調整過的脈衝消失測試實現獨立於連接性的內建自我修復 (Connectivity-Independent Built-In Self-Repair for Cycle-Based Interconnects in a Chiplet Design Using Adjusted Pulse-Vanishing Test) | NTHU | 碩 | 無口試日期 |
內建自我修復(Built-In Self-Repair)、芯粒電路連接線(Die-to-Die Interconnect)、芯粒電路(Chiplet Design)、脈衝消失測試(Pulse-Vanishing Test) 內建自我修... | ||||
| 112 | 基於鎖存可... 基於鎖存可變電容單元優化數位控制震盪器以降低標準細胞元件庫全數位相位鎖定迴路的抖動 (Jitter Minimization for a Cell-Based All-Digital Phase-Locked Loop by Optimization of Digital Controlled Oscillator Using Latch-Based Varactor Cells) | NTHU | 碩 | 無口試日期 |
全數位相位鎖定迴路(ADPLL)、數位控制震盪器(DCO)、鎖存可變電容(Latch-Based Varactors)、標準細胞元件庫(Cell-Based)、抖動(Jitter) 全數位相位... | ||||
| 112 | 使用交叉查... 使用交叉查核檢測 RISC-V 核心中的特洛伊木馬 (Trojan Horse Detection for RISC-V Cores Using Cross-Auditing) | NTHU | 碩 | 無口試日期 |
硬體安全(hardware security)、交叉審計(cross-auditing)、硬體木馬(Hardware Trojan Horse) 硬體安全(... | ||||
| 112 | 多相位鎖延... 多相位鎖延遲迴路電路中的檢查並平衡校準方法 (A Check-and-Balance Calibration Scheme in Multi-Phase Delay Lock Loop) | NTHU | 碩 | 無口試日期 |
基於細胞單元的鎖延遲迴路(cell-based delay-locked loop (DLL))、延遲誤差(delay mismatch)、雙倍資料率同步動態隨機記憶體(double-date-rate (DDR) SDRAM)、多相位(multiphase)、製程變異(process variation) 基於細胞單... | ||||
| 112 | 基於兩相位... 基於兩相位鎖延遲迴路且可容忍製程電壓溫度變異的倍頻電路並使用循環脈衝縮減時間量化器進行抖動學習 (PVT-Resilient Frequency Doubling Circuit based on Two-Phase DLL using Cyclic TDC-based Jitter Learning) | NTHU NDLTD | 碩 | 3.47 |
抖動學習(Jitter Learning)、倍頻器(Frequency Doubling Circuit)、可容忍製程電壓溫度變異(PVT-Resilient) 抖動學習(... | ||||
| 112 | 一個使用乒... 一個使用乒乓型延遲線且支援寬頻率範圍的高彈性全數位鎖相迴路 (A Highly Resilient ADPLL Using Ping-pong Delay Line Supporting A Wide Frequency Range) | NTHU NDLTD | 碩 | 2.47 |
全數位鎖相迴路(ADPLL)、乒乓(ping-pong)、延遲線(delay_line)、寬頻率範圍追蹤(wide_frequency_tracking)、抖動減少(jitter_reduction) 全數位鎖相... | ||||
| 112 | 在協作三維... 在協作三維晶片設計環境下用差模信號實現本地容錯穿矽連接孔 (Localized Fault-Tolerant TSVs using Differential Signaling For Cooperative 3D-IC Design Environment) | NTHU NDLTD | 碩 | 2.22 |
穿矽連接孔(TSVs) 穿矽連接孔... | ||||
| 111 | 使用三重模... 使用三重模組冗餘之投票前的同步技術之容錯型鎖相迴路電路設計 (Fault and Soft-Error Tolerant Phase-Locked Loop Using a Synchronization-before-Voting TMR Scheme) | NTHU NDLTD | 碩 | 3.47 |
鎖相迴路(PLL)、三重模組冗餘(TMR)、錯誤容忍(fault tolerant)、鎖延遲迴路(DLL)、投票前的同步技術(synchronization before voting)、軟性錯誤(soft error) 鎖相迴路(... | ||||
| 111 | 高面積效率... 高面積效率測試時脈產生方法之邏輯電路線上速度分級設計及其老化故障偵測應用 (Built-In Speed-Grading for Logic Circuits with an Area-Efficient Test Clock Generation Scheme and an Application for Ageing Fault Detection) | NTHU NDLTD | 碩 | 3.47 |
線上速度分級(Built-In Speed Grading)、動態時脈產生設置方法(BISG)、可容忍製程變異(Dynamic Clock Generation Settings)、老化故障偵測(Process Variation Tolerated)、早夭傾向電路偵測(Aging Detection) 線上速度分... | ||||
| 111 | 一種使用單... 一種使用單向變容細胞且以標準元件庫細胞為基礎對製程自適應的循環脈衝縮減時間量化器 (A Process-Adaptive Cell-based Cyclic Pulse-Shrinking Time-to-Digital Converter Using One-Way Varactor Cell) | NTHU NDLTD | 碩 | 2.08 |
時間量化器(Time-to-Digital Converter)、循環時間量化器(TDC)、脈衝縮減(Cyclic TDC)、輸出不確定性(Pulse-Shrinking)、製程自適應(Output Uncertainty)、抖動量量測(Process-Adaptive)、製程轉移(Jitter Measurement) 時間量化器... | ||||
| 110 | 一種支持安... 一種支持安全關鍵IC產品早期死亡故障篩查的適當壓力測試和基於多壓力水平的壽命預測方法 (A Just-Enough Stress Test Methodology to Support Infant-Mortality Fault Screening and Multi-Stress-Level-Based Lifetime Prediction for Safety-Critical IC Products) | NTHU NDLTD | 碩 | 2.64 |
壓力測試(Stress Test)、早期死亡(Infant Mortality)、可靠度(Reliability)、壽命(Lifetime)、速度分級(Speed Grading) 壓力測試(... | ||||
| 110 | 支援 IE... 支援 IEEE Std 802.3bs 之性能導向里德- 所羅門編解碼器 RS(544,514)編譯器 (Performance Driven Reed-Solomon RS(544, 514) Codec Compiler supporting IEEE Std 802.3bs) | NTHU NDLTD | 碩(提早入學) | 2.14 |
里德- 所羅門編碼器(Reed-Solomon Encoder)、里德- 所羅門解碼器(Reed-Solomon Decoder)、RS(544, 514)(RS(544, 514))、IEEE Std 802.3bs(IEEE Std 802.3bs)、編譯器(Compiler) 里德- 所... | ||||
| 109 | 以變換電壓... 以變換電壓之下的抖動量測量為基礎的鎖相迴路嚴格測試方法 (Rigorous Test Flow for PLL using Jitter Measurement with VDD Sweeping) | NTHU NDLTD | 碩 | 2.09 |
抖動(jitter)、峰對峰值抖動量(pea-to-peak jitter amount)、嚴密的測試流程(rigorous test flow)、基於抖動的校準(dithering-based calibration)、極大極小時間數位轉換器(min-Max Time-to-Digital Converter)、弱裝置(weak device) 抖動(ji... | ||||
| 109 | 具有製程適... 具有製程適應能力以及支援從容退化之線上失效監控技術之容錯型鎖延遲迴路電路設計 (Process-Resilient Fault-Tolerant DLL Design with Failure Monitor to Support Graceful Degradation) | NTHU NDLTD | 碩 | 1.91 |
鎖延遲迴路(Delay-Locked Loop)、容錯(Fault-Tolerant)、軟錯誤(Soft Error)、相位誤差(Phase Error)、監控器(Monitor) 鎖延遲迴路... | ||||
| 108 | 經由新穎的... 經由新穎的極大極小時間數位轉換器達成快速地監控峰對峰值抖動 (Rapid Peak-to-Peak Jitter Monitoring by a Novel min-MAX Time-to-Digital Converter) | NTHU NDLTD | 碩 | 3.83 |
峰對峰抖動(TDC)、監控(Time-to-Digital Converter)、時間數位轉換器(Monitoring) 峰對峰抖動... | ||||
| 107 | 透過相位差... 透過相位差監測系統對延遲鎖相迴路電路進行線上安全檢查 (Online Safety Checking for Delay Locked Loops via Phase Error Monitoring) | NTHU NDLTD | 碩 | 1.98 |
延遲鎖向迴路電路(Delay-Locked Loop)、相位差(Phase Error)、功能性安全(Functional Safety)、游標侈延遲線(Vernier Delay Line)、時間數位轉換器(Time-to-Digital Converter)、軟錯誤(Soft Error) 延遲鎖向迴... | ||||
| 107 | 使用多階類... 使用多階類神經網路改進掃描鏈檢測準確率 (Improving Scan Chain Diagnostic Accuracy Using Multi-Stage Artificial Neural Networks) | NTHU NDLTD | 碩 | 2.43 |
掃描鏈診斷(scan chain diagnosis)、間歇性錯誤(intermittent faults)、診斷準確率(diagnosis accuracy)、人工神經網路(Artificial Neural Network)、機械學習(machine learning) 掃描鏈診斷... | ||||
| 106 | 可用於超廣... 可用於超廣範圍延遲線的加速鎖定方案 (Accelerated Locking Scheme for Super-Wide Range Delay Line) | NTHU NDLTD | 碩 | 3.99 |
延遲鎖定迴路(DLL)、延遲線(ADDLL)、超廣範圍(wide-range) 延遲鎖定迴... | ||||
| 106 | 一個使用乒... 一個使用乒乓型延遲線的高彈性 延遲鎖相迴路 (A highly resilient DLL using ping-pong delay line) | NTHU NDLTD | 碩 | 2.99 |
延遲鎖相迴路(DLL)、抖動(jitter)、跳碼(code jumping)、低功耗(low power)、換手(hand over)、相位量化器(phase quantifier) 延遲鎖相迴... | ||||
| 106 | 以鎖定延遲... 以鎖定延遲迴路為基礎的 多裸晶時脈訊號同步自動化方案 (Automatic DLL-Based Clock Synchronization Scheme for Multi-Die ICs) | NTHU NDLTD | 碩 | 2.47 |
時脈訊號偏差量(Clock Skew)、時脈訊號同步(Clock Synchronization)、鎖延遲迴路(Delay-Locked Loop)、多裸晶晶片(Multi-Die IC)、鎖延遲迴路編譯軟體(DLL Compiler) 時脈訊號偏... | ||||
| 106 | 使用監督式... 使用監督式學習類神經網路於掃描鏈之檢測 (Scan Chain Diagnosis Using Supervised Artificial Neural Networks) | NTHU NDLTD | 碩 | 2.47 |
掃描鍊(scan chain)、檢測(diagnosis)、類神經網路(artificial neural network) 掃描鍊(s... | ||||
| 105 | 標準元件庫... 標準元件庫細胞為基礎的時間量化器之電路自動產生軟體 (Cell-based Time-to-Digital Converter Compiler) | NTHU NDLTD | 碩 | 無口試日期 |
時間量化器(Time-to-Digital Converter)、脈衝萎縮(TDC)、電路自動產生(pulse-shrinking) 時間量化器... | ||||
| 105 | 晶片製程、... 晶片製程、電壓及溫度監測系統之建構及其數據分析 (Implementation of A Measurement System for PVT Monitoring of an IC and Its Data Analysis) | NTHU NDLTD | 碩 | 2.99 |
監控系統(Monitoring System)、製程(PVT)、溫度(potential PVT-induced failure)、電壓(undefined)、晶片潛在性故障預測(undefined) 監控系統(... | ||||
| 105 | 可容忍高度... 可容忍高度製程變異之全數位式的非整數型鎖相迴路之自動產生器軟體 (A Cell-Based Compiler for Process Resilient Fractional-N All-Digital PLLs) | NTHU NDLTD | 碩 | 1.99 |
全數位式鎖相迴路(All-Digital Phase-Locked-Loop (ADPLL))、非整數型頻率合成器(Fractional-N Frequency Synthesizer)、多模數除頻器(Multi-Modulus Frequency Divider)、數位控制震盪器(DCO)、全數位式鎖相迴路編譯器(ADPLL Compiler) 全數位式鎖... | ||||
| 105 | 物聯網晶片... 物聯網晶片內之匹夫塔效應之雲端監測系統 (Cloud-Based PVTA Monitoring System for IoT Devices) | NTHU NDLTD | 碩 | 1.99 |
雲端監測(Cloud-based Monitoring)、可靠度(Reliability)、物聯網(Internet of Things)、匹夫塔效應(PVTA variations)、環型振盪器(Ring Oscillator)、電壓降(Voltage drop) 雲端監測(... | ||||
| 105 | 布線過後針... 布線過後針對動態電源電壓降進行電源供應網路修補之辦法 (ECO Approach for Repairing Power Distribution Network to Mitigate Dynamic IR drop) | NTHU NDLTD | 碩 | 2.46 |
電源電壓(IR-drop)、電源供應網路(power distribution network)、工程變更命令(engineer change order)、梯度下降(Gradient Descent) 電源電壓(... | ||||
| 105 | 應用於邏輯... 應用於邏輯核心速度分級之寬頻時脈訊號產生方法 (A Wide-Range Clock Signal Generation Scheme for Speed Grading of a Logic Core) | NTHU NDLTD | 碩 | 2.46 |
速度分級(speed grading)、速度級距(speed binning)、最快速度(maximum speed)、觸發後擷取(launch-off-capture)、鎖相迴路產生器(PLL compiler)、時脈訊號產生(clock generation) 速度分級(... | ||||
| 104 | 應用於SA... 應用於SATA3.0 展頻時脈產生器 (Spread Spectrum Clock Generator for SATA3.0) | NTHU NDLTD | 碩(提早入學) | 無口試日期 |
展頻時脈產生器(SATA)、鎖相迴路(SSCG) 展頻時脈產... | ||||
| 104 | 一個易於製... 一個易於製程轉換的並聯架構全細胞數位延遲鎖定迴路與自動產生器 (Parameterized Cell-Based All-Digital Delay-Locked-Loop (ADDLL) Architecture and Its Compiler to Support Easy Process Migration) | NTHU NDLTD | 碩 | 無口試日期 |
延遲鎖定迴路(addll)、產生器(compiler) 延遲鎖定迴... | ||||
| 104 | 可補償溫度... 可補償溫度效應之三維晶片中電源電壓用穿矽連接孔的線上測試方法 (Temperature-Aware Online Testing of Power-Delivery TSVs in 3D-ICs) | NTHU NDLTD | 碩 | 無口試日期 |
環形振盪器(Ring Oscillator)、電源電壓降(Voltage Drop)、溫度(Temperature)、製程校準(Process Calibration)、電源電壓用穿矽連接孔(Power-TSV) 環形振盪器... | ||||
| 104 | 應用於微小... 應用於微小時脈網路延遲故障測試方法之可調式單一脈衝產生器 (Tunable One-Shot Pulse Generator for Testing of Small Clock Delay Fault) | NTHU NDLTD | 碩 | 無口試日期 |
時脈訊號偏移(clock skew)、時脈訊號故障測試(clock fault testing)、微小延遲故障(small delay fault)、三維晶片(3D-IC)、脈衝消失測試(pulse-vanish test) 時脈訊號偏... | ||||
| 104 | Onlin... Online Slack-Time Binning for IO-Registered Die-to-Die Interconnects (用在具有輸入與輸出暫存器的裸晶連接線的線上寬裕時間分組方法) | NTHU NDLTD | 碩 | 無口試日期 |
寬裕時間(slack-time)、建立時間(setup-time)、線上監測(on-line monitoring)、可靠度(reliability)、時序故障威脅(timing failure threat) 寬裕時間(... | ||||
| 103 | 1-4GH... 1-4GHz鎖定延遲迴路為基底之 高速時脈訊號產生器 (1-4GHz DLL-Based High Speed Clock Generator) | NTHU NDLTD | 碩 | 無口試日期 |
延遲鎖定迴路(delay-locked loop)、延遲鎖定迴路為基底(DLL-based)、鎖相迴路(phase-locked loop)、倍頻器(frequency multiplier)、時脈產生器(clock generator)、可調延遲元件(tunable delay line)、雷達系統晶片(radar SoC)、多相位(multi-phase) 延遲鎖定迴... | ||||
| 103 | 應用於脈衝... 應用於脈衝雷達系統晶片之時序控制電路-具有溫度追蹤功能之可編程式寬可調區間相位偏移器 (A Programmable Wide-Range Phase Shifter with Temperature Tracking for the Timing Control of Pulsed Radar SoC) | NTHU NDLTD | 碩(提早入學) | 無口試日期 |
相位偏移(phase shift)、時序(timing control)、溫度追蹤(temperature tracking) 相位偏移(... | ||||
| 103 | 三維晶片中... 三維晶片中之電源電壓用穿矽連接孔測試架構與方法 (Architecture and Method for Testing Power-Delivery TSVs in 3D-ICs) | NTHU NDLTD | 碩 | 無口試日期 |
穿矽連接孔(TSV)、電源電壓傳輸(Power Delivery)、環形震盪器(Ring Oscillator)、電源電壓落差監測(Voltage-Drop Monitoring)、製程變異校正(Process Variation Calibration) 穿矽連接孔... | ||||
| 103 | 藉由可擴展... 藉由可擴展的全局環結構達成各階段之穿矽連接孔的參數性故障測試 (A Scalable Global-Ring Based Architecture Supporting Parametric Fault Testing for Any-Bond TSVs) | NTHU NDLTD | 碩 | 無口試日期 |
穿矽連接孔(Through-Silicon Via)、3D堆疊IC(3D Stacked IC)、參數性故障(Parametric Faults)、測試設計(Design for Testability) 穿矽連接孔... | ||||
| 103 | 可直接地檢... 可直接地檢測時脈網路之微小延遲故障的測試方法 (Explicit Testing of Small Clock Delay Fault) | NTHU NDLTD | 碩 | 無口試日期 |
時脈訊號偏移(clock skew)、時脈訊號故障測試(clock fault testing)、微小延遲故障(small delay fault)、三維度晶片(3D-IC)、脈衝消失測試(pulse-vanish test)、穿矽連接孔(TSV) 時脈訊號偏... | ||||
| 103 | 藉由分散式... 藉由分散式時間至數位碼轉換器監測長距離連接線的延遲時間 (Monitor the Delay of Long Interconnect via Distributed TDC) | NTHU NDLTD | 碩 | 無口試日期 |
延遲時間監測(delay monitoring)、連接線(interconnects)、可靠度(reliability)、邊界掃描電路(boundary scan test)、時間至數位碼轉換器(time-to-digital converter) 延遲時間監... | ||||
| 102 | 三角積分鎖... 三角積分鎖相迴路量化雜訊抑制相關技術 (Quantization Noise Suppression Techniques in Delta-Sigma Phase-Locked Loops) | NTHU NDLTD | 碩 | 無口試日期 |
鎖相迴路、三角積分、量化雜訊抑制、高超採樣率三角積分鎖相迴路、半整數除頻器 鎖相迴路、... | ||||
| 102 | 應用於脈衝... 應用於脈衝雷達系統晶片之時序控制電路-可程式寬可調區間相位移動器 (A Programmable Wide-range Phase Shifter for the Timing Control of Pulsed Radar SoC) | NTHU NDLTD | 碩 | 無口試日期 |
雷達晶片(radar)、相位移動(phase shifter)、時間延遲(time delay)、可調延遲元件(tunable delay element)、延遲鎖相迴路(delay-locked loop)、鎖相迴路(phase-locked loop) 雷達晶片(... | ||||
| 101 | 適用於2.... 適用於2.5維積體電路之中介層連接線的參數性故障測試和效能估測之研究 (Parametric Fault Testing and Performance Characterization of Post-Bond Interposer Wire in 2.5-D ICs) | NTHU NDLTD | 碩 | 無口試日期 |
2.5維積體電路(2.5-D stacked IC)、中介層連接線(interposer wire)、鍵合後積體電路(post-bond IC)、延遲測試(delay testing)、參數性故障(resistive fault)、延遲估測(delay characterization) 2.5維積... | ||||
| 101 | 適用於2.... 適用於2.5-D IC之中介層連接線時序感知測試和修復方法 (Timing aware testing and repair for interposer wires in 2.5-D IC) | NTHU NDLTD | 碩 | 無口試日期 |
晶片間連接線測試(Die-to-die Interconnect Test)、2.5維IC堆疊(2.5-D Stacked IC)、中介層(Interposer)、延遲錯誤(Delay Fault)、橋接錯誤(Bridging Fault)、符合速度測試(At-Speed Test)、脈衝消失測試(Pulse-Vanishing Test) 晶片間連接... |